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第五屆RISC-V中國峰會于2025年7月16至19日在上海張江科學(xué)會堂隆重舉辦，本屆峰會設(shè)置1場主論壇、9場垂直領(lǐng)域分論壇、5場研習(xí)會、11項同期活動，以及4,500平方米未來科技展覽區(qū)，匯聚數(shù)百家企業(yè)、研究機構(gòu)及開源技術(shù)社區(qū)參會。

在7月18日的EDA分論壇上，西門子EDA客戶技術(shù)經(jīng)理李一凡，芯來科技建模工程師徐子泰，晶心科技軟件工程師顏敬哲，思爾芯軟件工程師楊德豪，新思科技應(yīng)用工程師范宇杰，Breker Verification System創(chuàng)始人,CTO ,Adnan Hamid，中國科學(xué)院計算所副研究員解壁偉，等諸多業(yè)界杰出的工程師，分別從RISC-V系統(tǒng)設(shè)計的高效調(diào)試，加速RISC-V系統(tǒng)設(shè)計仿真優(yōu)化、驗證等環(huán)節(jié)，探索了開源EDA與RISC-V芯片設(shè)計的創(chuàng)新探索。

李一凡：Tessent UltraSight-V，面向RISC-V系統(tǒng)的高效調(diào)試

隨著RISC-V架構(gòu)的普及，基于RISC-V的系統(tǒng)越來越復(fù)雜，傳統(tǒng)的調(diào)試方法面臨著效率低下和成本高昂的問題，尤其是在涉及復(fù)雜芯片設(shè)計如2.5D/3D芯片、芯片集成以及難以檢測的“海森BUG”和數(shù)據(jù)損壞問題。為了解決這些挑戰(zhàn)，西門子EDA客戶技術(shù)經(jīng)理李一凡介紹，公司推出了Tessent UltraSight-V，一款專為RISC-V系統(tǒng)設(shè)計的高效調(diào)試與追蹤解決方案。

Tessent UltraSight-V提供了全面的端到端調(diào)試與追蹤功能。它通過硬件IP模塊，如處理器分析模塊和增強型追蹤編碼器，提供高效的調(diào)試和追蹤支持，能夠應(yīng)對RISC-V系統(tǒng)中的復(fù)雜性。其支持多種通信接口（如USB、JTAG、AXI），并且可與主流開發(fā)環(huán)境（如GDB、VS Code）兼容，極大提高了調(diào)試效率。

該解決方案具有以下核心特點：

高效調(diào)試功能：支持快速內(nèi)存訪問，最小化調(diào)試開銷，并能通過DMA技術(shù)大幅提升調(diào)試速度。

先進的追蹤能力：提供周期精確的指令追蹤，并支持多種追蹤模式（如跳轉(zhuǎn)模式、分支預(yù)測、隱式返回模式）。

可擴展性：適用于從單一核到整個系統(tǒng)的調(diào)試，支持多芯片設(shè)計，并為每個芯片提供嵌入式分析和功能監(jiān)控。

驗證和集成：與UVM驗證環(huán)境集成，確保硬件IP模塊和SoC組件正確連接，支持高效的測試和驗證過程。

通過這一解決方案，西門子EDA幫助企業(yè)簡化了RISC-V系統(tǒng)的調(diào)試流程，降低了開發(fā)成本，縮短了市場推廣時間，確保設(shè)計的可擴展性和未來適應(yīng)性。

芯來科技推出“Near Cycle Model”加速RISC-V仿真優(yōu)化

2025年7月，芯來科技在其最新的技術(shù)報告中介紹了“Near Cycle Model”，一種基于SystemC的高效CPU建模技術(shù)，旨在優(yōu)化RISC-V處理器的仿真精度和性能。芯來科技建模工程師徐子泰在論壇中介紹，作為國內(nèi)領(lǐng)先的RISC-V子系統(tǒng)IP與SOC解決方案提供商，芯來科技自2018年成立以來，已在中國市場占據(jù)領(lǐng)先地位。

此次報告中，徐子泰分享了近似周期建模（Near Cycle Model）的背景、構(gòu)建方法及其在性能分析中的應(yīng)用。傳統(tǒng)的RISC-V仿真工具如QEMU、Spke和Gem5雖然各有優(yōu)勢，但存在精度不足和自定義指令支持差的問題。為了解決這些痛點，芯來科技提出了基于指令集的Timing Model，將Cycle信息集成到仿真中，顯著提高了仿真精度，使得軟件性能評估更為精準(zhǔn)。

報告還詳細(xì)介紹了如何通過Profiling技術(shù)對熱點函數(shù)進行性能分析，并利用自定義指令加速程序優(yōu)化。例如，通過將AES加解密程序中的熱點函數(shù)進行優(yōu)化后，CPU占用率大幅降低，從而提升了整體性能。此外，芯來科技的模型還支持與第三方虛擬平臺（VP）的無縫集成，用戶能夠根據(jù)需求快速定制和部署仿真配置。

此次技術(shù)的推出，將為RISC-V處理器開發(fā)者提供更高精度的仿真工具，進一步推動了RISC-V架構(gòu)在全球范圍內(nèi)的應(yīng)用推廣。

提速RISC-V指令開發(fā)，晶心科技推出ACE框架與AndesCycle仿真器

晶心科技軟件工程師顏敬哲分享了如何利用ACE軟件框架和AndesCycle仿真器加速RISC-V自定義指令的開發(fā)。

顏敬哲首先介紹了ACE框架的概念，ACE框架旨在幫助開發(fā)者快速設(shè)計和實現(xiàn)適用于RISC-V架構(gòu)的定制化指令。通過ACE框架，開發(fā)者只需提供兩個設(shè)計文件即可生成相應(yīng)的硬件RTL代碼。這些定制指令能夠直接集成到編譯器中，簡化了開發(fā)過程，提升了開發(fā)效率。

通過使用COPILOT代碼生成器，開發(fā)者不僅可以自動化生成軟件部分的代碼，還能生成硬件部分的Verilog代碼，實現(xiàn)指令的硬件支持。ACE框架的這一設(shè)計極大地簡化了硬件與軟件的集成過程。

此外，顏敬哲還展示了AndesCycle仿真器的功能，強調(diào)了其在性能分析方面的重要作用。AndesCycle能夠提供詳細(xì)的指令周期分析，幫助開發(fā)者識別和優(yōu)化性能瓶頸。仿真器不僅可以繪制出指令執(zhí)行的流水線圖，還能夠細(xì)致地展示熱點函數(shù)的性能數(shù)據(jù)，為開發(fā)者提供實時反饋。

在實際應(yīng)用案例中，顏敬哲提到了ByteDance在視頻編解碼中的擴展指令集，以及在深度學(xué)習(xí)中的sigmoid函數(shù)加速。這些應(yīng)用表明，通過ACE框架與AndesCycle仿真器，開發(fā)者能夠在無需編寫Verilog代碼的情況下，評估和優(yōu)化指令性能，顯著提升處理速度。例如，在視頻編碼解碼任務(wù)中，使用定制的指令集可以提高4.5%的處理速度；在深度學(xué)習(xí)任務(wù)中，針對sigmoid函數(shù)的定制指令則帶來了39%的加速效果。

顏敬哲總結(jié)道，ACE框架與AndesCycle仿真器的結(jié)合，不僅提供了一種高效、簡潔的開發(fā)流程，還能在設(shè)計早期階段就進行詳細(xì)的性能評估，幫助開發(fā)者快速驗證并優(yōu)化自定義RISC-V指令的執(zhí)行效率。他還表示，未來他們將繼續(xù)擴展這一方案，支持更復(fù)雜的指令建模和性能優(yōu)化。

通過此次分享，顏敬哲展示了晶心科技在RISC-V指令開發(fā)領(lǐng)域的創(chuàng)新成果，以及其在推動定制化指令開發(fā)中的技術(shù)優(yōu)勢。